PCI Express 5.0 @32Gbps的设计考虑
本帖最后由 hdy 于 2025-4-29 02:28 编辑PCIe 5.0 标准简介
PCIe 5.0 是 PCI-SIG 发布的第五代高速串行总线标准，将数据速率提升至 32 GT/s（NRZ），单通道带宽达 4 GB/s，x16 通道总带宽达 128 GB/s，较上一代（PCIe 4.0）翻倍。该标准旨在满足数据中心、人工智能、高性能计算等领域对带宽的极致需求。PCIe 5.0通过增强型 CTLE（连续时间线性均衡）和 DFE（判决反馈均衡）技术，应对高达 36 dB 的通道损耗（16 GHz 奈奎斯特频率下），制定了严格的通道规范（1）引入规范性封装损耗限制（如根复合体封装损耗 ≤9 dB），（2）强制使用超低损耗 PCB 材料（如 Dk ≤3.5、Df ≤0.005），（3）优化连接器和过孔设计以减少反射和串扰。
PCIe5.0面临高速率、低损耗的技术挑战，需平衡性能、成本与功耗，依赖高精度仿真建模（如 S 参数提取）和先进测试工具（如 50 GHz 示波器），确保复杂系统的兼容性与可靠性。PCIe 5.0 通过标准化创新推动硬件生态升级，为下一代计算架构提供关键支撑。PCI规范演进历程
[*]PCIe自2003年发布以来，历经五代迭代，带宽呈指数级增长：
[*]PCIe 1.0（2003）：2.5 GT/s，单通道带宽250 MB/s，引入串行差分信号替代并行总线。
[*]PCIe 2.0（2006）：5 GT/s，带宽翻倍至500 MB/s，支持动态电源管理。 -
[*]PCIe 3.0（2010）：8 GT/s，单通道1 GB/s，优化编码效率（128b/130b）。
[*]PCIe 4.0（2017）：16 GT/s，单通道2 GB/s，强化信号完整性，适配高速存储。
[*]PCIe 5.0（2019）：32 GT/s，单通道4 GB/s，x16总带宽128 GB/s，强制超低损耗材料（Dk≤3.5、Df≤0.005），引入二阶均衡和IQ自适应技术。
演进核心逻辑如下：
[*]1. 速率倍增：每代速率翻倍，满足数据中心、AI等高带宽需求。
[*]2. 信号完整性优化：通过材料升级（如Tachyon、Megtron6）、均衡算法（CTLE/DFE）及复杂通道支持（转接卡、背板），应对高频损耗。
[*]3. 生态兼容：保持向后兼容，推动技术平滑过渡。 PCIe以标准化创新持续引领高速互联，成为现代计算架构的基石。
PCIe 接口的不同channel类型
PCIe接口的应用覆盖计算、无线通信、人工智能、数据中心、医疗、汽车电子等领域。不同应用场景的Channel各有自身的特点存在明显差异，下图所示列出了几种常见的channel类型。1、Chip-to-chip channel（with no connector）：这种channel是指芯片之间直接连接，不使用连接器。这种类型的channel由于没有连接器、回损优化难度低，同时没有连接器引入的插入损耗支持更高数据速率（如 PCIe 5.0 的 32 GT/s）难度降低。2、Channel with one mezzanine connector （夹层连接器）是一种通过夹层连接器（Mezzanine Connector）实现主板与子卡（如 GPU、存储模块、IO 扩展卡）垂直互联的信号通道。其设计难点就是需要考虑由于夹层连接器引入的插损的增加、与PCB布线阻抗匹配（回损）、以及串扰等问题。3、Channel with 2 connectors, 1 riser card & 1 add-in card 这种通道是一种通过转接卡（Riser Card）和附加卡（Add-in Card） 实现多级扩展的信号路径，典型结构包括：
[*]主板：承载主控制器（如 CPU/SoC）和第一个连接器。
[*]转接卡：通过第一个连接器与主板连接，调整附加卡的安装方向（如从垂直变为水平）。
[*]附加卡：通过第二个连接器与转接卡连接，提供额外功能（如 GPU、SSD 或 IO 模块）。
应用场景：
[*]服务器扩展：如将 GPU 加速卡水平安装以优化散热或空间布局。
[*]存储系统：通过转接卡连接多个 U.2 SSD。
[*]工业控制：扩展模数转换（ADC）或数字信号处理（DSP）模块。
设计挑战4、Complex backplane channel w/ >2 connectors 这种通道是一种通过背板（Backplane）实现多模块高速互联的复杂通道，包含超过两个连接器，通常用于数据中心交换机、电信设备和高性能计算系统。其典型结构包括：
[*]背板：承载多个连接器（如 CEM、CompactPCI 或定制设计），支持子卡（如线路卡、交换卡）的垂直或水平插入。
[*]多个子卡：通过背板连接器实现功能扩展（如网络交换、存储或计算加速）。
同样也面临着，多级损耗叠加、损耗budget分配、串扰和反射等复杂信号完整性挑战。面对这些挑战的应对策略：
[*]材料与工艺限制：需使用超低损耗 PCB 材料（如 Dk≤3.5、Df≤0.005），但成本较高。
[*]仿真与测试复杂度：需通过 3D 电磁场仿真（如 HFSS）提取连接器和背板的 S 参数，并结合通道仿真（如 Keysight ADS）验证眼图闭合度。
[*]连接器优化：选择低损耗连接器（如 Samtec 的 ExaMAX 支持 56Gbps），并匹配 PCB 阻抗。
[*]通道设计：减少整个channel的过孔数量；采用背钻技术消除过孔残桩。
更高速率下channel损耗的增加 PCIE4.0和PCIE5.0的对比如下：
特性PCIe 4.0PCIe 5.0
数据速率16 GT/s (NRZ)32 GT/s (NRZ)
单通道带宽2 GB/s4 GB/s
x16 总带宽64 GB/s128 GB/s
通道损耗预算28 dB (8 GHz )36 dB (16 GHz)
信号完整性技术- 传统 CTLE/DFE
- 一阶均衡- 二阶 CTLE/DFE
- IQ 自适应（cursor延迟优化）
材料要求推荐使用 Megtron6 等低损耗材料强制使用超低损耗材料（Dk ≤3.5、Df ≤0.005）
连接器规范CEM 11mm 垂直连接器CEM 规范更新（如更小金手指、埋入接地层）
封装损耗限制非规范性（建议值）规范性限制（如RC封装 ≤9 dB）
应用场景- 高端显卡
- NVMe SSD
- 服务器扩展- 数据中心 AI/HPC
- 高速存储
- 复杂背板 / 转接卡
标准化时间2017 年发布2019 年发布
下图所示为两个典型的PCIE channel。Channel1：平滑，高损耗，在8GHz损耗达到28dB。channel2的插损存在震荡，损耗较低，在16GHz损耗达到35dB。 对于channel1，可以较轻松的实现PCIE4（-28dB@8GHz）。同时如果回损优化的比较好，插损较平滑也可以在此channel上实现PCIE5.0，由于损耗超过spec所以挑战非常大。对于Channel 2（插损存在震荡，低损耗16dB@8GHz，35dB@16GHz）可以较轻松的实现PCIE4.0，但实现PCIE5.0还是有困难的。
由于channel中的容性耦合，串扰随着频率的增加而增加，从而在更高的数据速率下产生更大干扰信号，因此PCIE5.0面对的挑战更大。不同PCB板材的插损 高速Serdes信号面临的最大挑战就是插损，而PCB布线损耗在整个channel的损耗中占据主要地位。 下表列出了常见的几种板材PCB布线、100ohm阻抗下单位长度的插入损耗对比。当然这些只是经验数据，在不同叠层、不同阻抗控制规则都会有一下偏差，不过用来评估整个channel的损耗以及板材选择已经足够。不同板材插损对比（dB/inch）
材料8 GHz 16 GHz
Tachyon-0.42938-0.63813
Megtron6-0.52563-0.78375
iSpeed-0.64688-1.01563
Megtron4-0.665-1.03938
FR4-1.20875-2.09
PCIe5.0 的设计新挑战
PCIe 5.0 定义了最严苛的 NRZ 通道（32Gbps @ 36 dB 损耗）。1. 端到端通道插入损耗目标：需实现 端到端 36dB（@16GHz）的channel插入损耗目标。挑战：PCIe 5.0 数据速率提升，但通道损耗预算需严格控制在 36dB 内，需通过材料（如超低损耗 PCB）、连接器优化等手段达成。2. 数据速率与损耗预算的失衡：相比前代，PCIe各代数据速率（8Gbps→16Gbps→32Gbps）的增长速度，远超Channel损耗预算（23.5dB→28dB→36dB）的提升速度。RC封装的插入损耗合规性：需遵循 PCI-SIG 制定的RC封装插入损耗规范。RC作为 PCIe 系统的核心控制单元，其信号损耗必须满足9dB标准（较PCIE4.0 RC封装IL<5dB，增加4dB margin），否则会影响整个链路的信号完整性。挑战：
[*]大封装尺寸、长布线，需要低损耗的封装板材。
[*]Socket产生的损耗、反射和串扰增大。需要新的socket技术、pinout的优化。
[*]On die 寄生Cpad增加损耗和反射。需要额外的电路或端接网络设计降低Cpad效应。
Add in card增加1.5dB的budget：AIC的插损（包含布线、过孔、连接器等）margin 9.5dB（@16GHz），速率提升一倍margin仅提高1.5dB。系统板增加2.5dB的budget：系统板的插损（包含布线、过孔、连接器等）margin 17.5dB（@16GHz），速率提升一倍margin仅提高2.5dB。挑战：速率大幅提升，但损耗缓冲空间有限，对信号完整性设计（如均衡技术、通道优化）提出更高要求。
3. 通道眼图模板要求：需满足基础规范（Base Spec） 和CEM规范（连接器环境规范）中定义的通道眼图模板（Eye Mask）要求。PCIE5.0基础规范的眼图mask：
眼图判定的输出形式
仿真工具的输出需以 眼图模板（Eye Mask，如图 8-63 所示） 定义的Pass/Fail特性为标准。眼图模板是评估信号质量的关键工具，通过比对信号眼图与模板，判断信号是否符合规范。眼图参数要求
[*]眼高（EH，Eye Height）和眼宽（EW，Eye Width）
必须分别满足表格 8-14 中定义的 电压参数 和 抖动参数。
[*]眼图余量（Eye Margins）：需在发送端（Tx）和接收端（Rx）应用相应的均衡算法后进行判定。均衡算法用于补偿信号传输损耗，确保眼图清晰可辨。
CEM规范中Add In Card的Rx眼图Mask要求：4. 高串扰的反射通道问题：由于高频信号（32Gbps）下，连接器、PCB 走线的密集布局易引发串扰，反射问题也会因阻抗不匹配加剧。PCIe 5.0 面临高串扰（XTALK）的反射通道 设计挑战。5. 回波损耗与串扰的增加：相较 PCIe 4.0，PCIe 5.0 的 回波损耗（RL，信号反射程度）和串扰问题更严重。影响：需更精细的阻抗匹配设计、屏蔽措施及信号均衡技术，才能抑制反射与串扰对信号的干扰。综上，PCIe 5.0 的挑战集中在 信号完整性控制，需在高速率下平衡损耗、串扰、反射等问题，确保系统合规与稳定运行。
服务器平台channel拓扑
PCIe Gen5高速信号传输中优化通道性能的关键技术手段
1. 超低损耗 PCB 材料
目标：使用超低损耗 PCB 材料，在不借助重定时器（re-timers）的情况下延长通道传输距离。
指标：要求在奈奎斯特频率下，损耗目标约为 1dB/inch，减少信号衰减对高速传输的影响。
2. 最小化过孔残桩（Via Stubs）
目的：降低信号反射，优化阻抗连续性。
措施：
[*]限制底层布线，减少过孔使用；
[*]采用微过孔（Micro via）和背钻技术（Back-drilling），消除或缩短过孔残桩；
[*]优化过孔几何形状，最小化阻抗不匹配问题。
3. 减少微带线（Microstrip）布线
原因：微带线暴露在表层，存在更高的信号损耗和串扰（XTALK）。
优化方向：尽量避免使用微带线，选择损耗和串扰更低的布线方式（如带状线）。
4. 符合 CEM 规范的 Gen5 SMT 连接器
要求：PCIe Gen5 系统中，使用符合CEM 规范（连接器环境规范）的表面贴装（SMT）连接器，确保连接器的信号完整性、机械兼容性及标准化。
5. 低损耗与低反射电缆
目标：采用特制电缆，降低信号传输中的损耗和反射，进一步提升高速通道的可靠性，适配复杂拓扑（如背板、转接卡）的连接需求。
以上这些措施共同服务于高速信号系统（如 PCIe Gen5）的设计，通过材料、工艺、器件选型等维度优化，解决信号完整性挑战，保障高速数据传输的稳定性。
如何选择支持PCIE5.0的连接器
选择 PCIe Gen5 连接器需从规范遵循、频率适配、关键电气性能三方面入手，结合实测数据（如插入损耗、回波损耗曲线）确保连接器符合高速信号传输需求。1. 标准连接器的选择依据遵循PCIe CEM规范：对于标准连接器，需严格遵循 PCIe CEM（Connector Environment Module，连接器环境模块）规范。标准连接器定义：明确标准连接器为 11mm 高度的垂直边缘卡（vertical edge card），且具备 PCIe 封装（footprints），这是硬件兼容性的基础。2. PCI-SIG 定义的频率限制选择连接器时需参考PCI-SIG定义的频率限制，确保连接器在 PCIe Gen5 的高频信号（如 16 GHz 奈奎斯特频率）下稳定工作。3. 关键电气性能指标选择连接器需关注 明确且无歧义的电气性能：插入损耗（Insertion Loss）：信号通过连接器时的能量损失，直接影响信号完整性。回波损耗（Return Loss）：反映连接器与传输线的阻抗匹配程度，损耗越高，信号反射越小。串扰总和（Crosstalk Sum）：评估连接器中信号相互干扰的程度，需控制在 PCIe Gen5 规范允许范围内。CEM连接器的信号完整性需求和测试流程，如下表所示：4. 非CEM标准连接器的设计考虑直角连接器 PCIe 的 CEM规范 仅支持11mm 垂直外形的连接器。直角连接器不在规范定义范围内，但直角连接器也可能具备支持 PCIe 信号的能力。 通过对直角连接器进行 CEM 频率限制测试，可以看到直角连接器的回损超出标准外形范畴。
导致直角连接器性能差的原因主要是长管脚尺寸的影响：
[*]更多损耗（More loss）：物理路径延长导致信号衰减加剧。
[*]更高串扰（Higher crosstalk）：引脚布局更复杂，信号间干扰风险增加。
[*]更低谐振频率（Lower resonant frequency）：影响高频信号传输稳定性。
夹层连接器（Mezzanine Connector）： 夹层连接器也不符合CEM规范，且可能面临更大的串扰源（4 more Crosstalk Aggressors）—— 因四周的差分定义均可能产生串扰，需进一步界定可接受的串扰水平。推荐：对非标准连接器进行全链路的channel sim
所有 非标准连接器（需通过 全链路仿真（full channel simulation） 验证是否符合规范。通过全链路仿真验证整个通道是否满足 眼高（EH, Eye Height） 和 眼宽（EW, Eye Width） 的规格要求。眼图是评估信号质量的核心依据，只有满足 EH+EW 指标，才能确保高速信号（如 PCIe）传输的稳定性。
上图左图展示了典型系统结构，包括 CPU、主板（Motherboard）、夹层连接器（Mezz Conn）、子卡（Daughter Card）及DEVICE芯片。右侧眼图显示仿真结果，眼高28.2mV、眼宽0.403UI，满足spec要求。
仿真比较channel中各模块的影响
作用：通过仿真分析通道各组件对通道预算（Channel Budget）的消耗情况，例如：“某连接器消耗了 1.0 dB 的IL budget”。下图所示： 左侧为长度L1的channel，右侧为长度L2的channel+连接器。仿真结果一致的情况下（EH=15mV），可计算连接器的IL所消耗的budget =L1-L2。
PCIE5.0的线缆评估
下图所示绿色为常温25°下10inch cable的损耗；蓝色为高温85°下10inch cable损耗；红色为10inch ultra low loss PCB在25°~85°温度范围的损耗；粉色为10inch low loss PCB在25°~85°温度范围的损耗；黄色为10inch standard loss PCB在25°~85°温度范围的损耗。可以明显看到cable的损耗要远小于同样长度PCB布线的损耗。
因此需要通过channel仿真确定整个channel的损耗是否满足spec要求，确保设计满足信号完整性要求。 电缆的优势：单位长度损耗较PCB更小，在整个channel长度不变的情况下使用电缆替代高损耗 PCB 部分可明显降低整个channel的损耗。 高温模型考量：设计需获取高温（如 85℃）下的组件模型，因温度会影响插入损耗等性能参数，保障高温环境可靠性。 多信号支持：系统需支持数据（Data）、边带信号（Sidebands）及可选公共时钟（Optional Common Clock），确保功能完整性（如图示组件支持 x8 数据、x1 时钟及边带）。 Cable的阻抗选择：需要注意85ohm的cable阻抗并不是必须的（1）通常对于PCIE信号，PCB阻抗控制为差分85ohm。而连接器的阻抗并不一定是85ohm。选择cable阻抗时需关注cable和连接器的相互作用，而不是cable和PCB的相互作用（2）因此cable阻抗需要case by case评估。（3）在一些场景下，测量证实100ohm cable阻抗有更低的损耗
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