构建稳健Multi Foundry Chiplet系统的验证方法

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引言

半导体行业正经历从传统单片芯片设计向创新chiplet架构的重大转变。随着人工智能和高性能计算需求的持续增长，工程师面临着将来自不同代工厂的多个专用芯片有效集成到统一高性能封装中的挑战。本文探讨英特尔通过综合性三平台方法验证复杂20-chiplet系统的开创性方案，确保无缝集成和最优性能[1]。

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理解20-Chiplet系统架构

这一先进系统的基础在于其复杂架构，该架构在无源硅基底上组合异构chiplet。系统集成了16个采用英特尔4纳米工艺制造的AI加速chiplet，以及4个基于台积电16纳米技术构建的PCIe接口chiplet，全部assembly在联华电子130纳米无源基底上，该基底具有四层金属层、微凸点和硅通孔，用于chiplet间通信。

图1：(a)：20 chiplet生态系统的基本构建模块 (b)：系统截面图，显示与封装和主机CPU的连接。展示了完整生态系统架构，显示各种chiplet类型的排列和互连方式。截面图展示了系统的关键三维特性，其中不同代工厂技术必须协调工作。这种异构方法允许工程师充分利用每个制造工艺的最佳特性，同时保持成本效益和设计灵活性。

系统采用两种不同类型的chiplet协同工作以提供卓越性能。PCIe chiplet充当通信Gateway，促进主机CPU与专用AI加速chiplet之间的数据交换。每个chiplet通过TSV-微凸点接口接收专用电源，确保整个封装的稳定运行。

图2：考虑相邻chiplet的SIP高级架构。展示了相邻chiplet如何通信和协调操作的复杂细节。英特尔4 chiplet集成了16MB SRAM存储器和Xtensa处理器用于编排计算任务，而台积电16纳米chiplet用PCIe PHY逻辑替代AI加速能力以实现外部通信。可配置AXI路由器作为核心基础设施组件，实现不同chiplet类型之间的无缝数据流。

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三平台验证策略

成功实现如此复杂的系统需要精心策划的验证方法，涵盖从早期设计阶段到最终硅片测试的全过程。英特尔的方法采用三个独特但相互关联的平台，每个平台服务于特定验证需求，同时为整体系统验证做出贡献。

图3：(a)：虚拟平台支持硬件和软件协同设计 (b) FPGA平台，移植SIP的部分功能进行功能测试 (c) 实际测量设置，包含多个定制程序以实现硅片测量。展示了完整验证生态系统，演示每个平台如何处理系统开发的不同方面。虚拟平台支持早期软件开发和架构探索，FPGA平台提供功能验证能力，实际测量设置验证最终硅片性能。

虚拟硬件平台代表第一个重要验证阶段，创建完整chiplet系统的基于软件的表示。该平台允许工程师执行工作负载二进制文件和跟踪，同时提供对关键组件的参数控制，如SRAM容量、带宽规格、路由协议和AI吞吐量特性。可以调整抽象级别以平衡结果精度与仿真运行时间，在物理硬件可用之前实现全面系统分析。

虚拟环境对于并发软件驱动程序开发特别有价值，允许团队在硬件设计并行进行的同时创建和测试器件驱动程序、固件和系统软件。该平台支持具有可变尺寸和功能的异构chiplet配置，容纳高达4GB的SRAM存储器容量，用于分析当代大语言模型工作负载。

图4：异构SIP的软件验证堆栈，说明了支持复杂chiplet系统所需的综合软件架构。分层方法从启动AI推理任务的主机应用软件开始，通过用于任务映射和执行的推理和加速器中间件，包括用于跟踪计算和存储器资源可用性的资源管理器。主机和chiplet之间的通信通过专用PCIe和SIP驱动程序管理，而各个chiplet执行专用引导和推理固件。

图5：软件验证堆栈操作的时序和流程，说明了软件验证堆栈的详细操作流程，展示从应用程序启动到推理完成的完整时序。该流程包括初始化、中间件配置、芯片分配、网络创建和状态管理的各个阶段，确保系统准备运行各种任务。

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硬件验证的FPGA原型设计

基于FPGA的原型平台作为虚拟仿真和实际硅片测试之间的重要桥梁。该方法通过在可重构硬件上实现等效系统逻辑实现快速原型设计，促进在仿真环境中不切实际的测试，同时在硅片可用之前为软件测试提供强大平台。

图6：具有2个chiplet配置平台的FPGA仿真系统，演示了FPGA仿真设置，专注于由PCIe chiplet和计算chiplet组成的代表性2-chiplet子系统。该配置对于表征完整20-chiplet系统行为具有重要作用。Multi FPGA HAPS-80系统作为两种chiplet类型原型设计的基础，通过仔细的资源分配确保全面功能测试。

FPGA验证过程从加载适当的比特流开始，然后进行主机复位或PCIe重新扫描程序以确保正确的器件枚举。专用工具处理SERDES设置、校准、链路管理、路由器配置和存储器映射建立。系统通过执行复杂的神经网络工作负载展示其能力，包括需要跨分布在多个chiplet上的72个网络层协调的RESNET50推理任务，使用54个AI引擎和18个Xtensa处理器实例。

图7：运行推理任务时的时序流程，展示了在执行推理任务期间的详细时序流程，说明从比特流加载到最终结果输出的完整过程。该流程包括固件加载、器件发现、SERDES设置、路由器配置和逐层推理执行的各个阶段。

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硅片测量和性能优化

最终验证平台专注于实际硅片测量，采用专用定制编程工具优化chiplet系统内的性能和资源利用。固件加载和SERDES校准完成后，系统根据5x4网格配置中的位置执行活跃chiplet发现。

每个计算chiplet除了AI引擎外，还具有专用的网络哈希算法加速器，通过将所有配置和命令数据加载到相应字段中来激活。要哈希的数据通过PCIe加载到PCIe chiplet中，经过SERDES和基于AXI的路由器并存储在chiplet的SRAM中。命令调度程序和调度器负责将数据映射到相应的加速器实例。专用硬件完成哈希算法的加速，将数据存储到该chiplet的SRAM中。

图8：(a) 显示SERDES工作区域的示波器图，建立通信链路 (b) 哈希加速器的高级架构，提供了通信链路建立和加速器架构的关键见解。示波器图揭示了chiplet间SERDES通信的操作边界，而哈希加速器架构展示了专用硬件组件如何相比基于CPU的处理实现显著性能改进。

验证方法在实际应用中展示了卓越成功，特别是在网络哈希加速方面。性能测量显示了实质性改进，专用硬件加速器在各种密钥大小下相比基于CPU的实现实现了4倍至5倍的加速。单个加速器实例在英特尔4工艺中占据712μm × 132μm的chiplet面积，在500MHz频率运行时仅消耗21.5mW功率。

这种综合验证方法确保复杂的多代工厂chiplet系统能够实现其性能潜力，同时保持可靠性和效率。三平台方法为工程师提供了部署先进基于chiplet的解决方案所需的工具和信心，支持下一代高性能计算应用，满足人工智能和计算工作负载不断增长的需求。

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奥斯特

这种综合验证方法确保复杂的多代工厂chiplet系统能够实现其性能潜力，同时保持可靠性和效率。三平台方法为工程师提供了部署先进基于chiplet的解决方案所需的工具和信心，支持下一代高性能计算应用，满足人工智能和计算工作负载不断增长的需求。

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