3D器件堆叠的先进Assembly方法

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新一代半导体封装技术介绍

半导体行业正处于技术转型的关键时期，传统封装方法正被复杂的3D器件堆叠技术所取代，这些技术在性能上能够实现数量级的提升。这种进步对人工智能应用尤为重要，因为计算能力的需求持续呈指数级增长。正如AMD的Sam Naffziger所解释的，虽然智能增量都具有价值，但在AI能力方面实现线性回报需要两到三个数量级的计算能力提升，这使得创新封装解决方案成为持续发展的必要条件。

电子器件技术会议（ECTC）展示了来自AMD、TSMC、三星和英特尔等行业领军企业的突破性发展，这些技术将定义下一代高性能计算系统。这些创新解决了传统封装方法中的关键挑战，包括热管理、互连密度和电力传输等方面的瓶颈问题[1]。

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直接液体冷却：管理极端热负荷

传统空气冷却系统已达到实用极限，高速风扇消耗约20%的服务器机架功率预算，而电阻损耗则占另外10-20%。这意味着总功率的40%仅用于电流传输和热量提取，造成了不可持续的效率低下，推动行业转向直接液体冷却解决方案。

TSMC开发了创新的硅集成微冷却器（IMEC-Si）架构，该系统使用1.6X reticle尺寸的测试载体，构建在有机中介层平台上，设计模拟包含四个系统芯片（SoC）和八个高带宽存储器（HBM）单元的配置。液体冷却系统展现出卓越的能力，使用40°C水流以10升/分钟的速度，能够散发超过3,000瓦的均匀功率。

图1：使用10升/分钟水流进行直接液体冷却的CoWoS与传统CoWoS配置（使用热界面材料、盖板和冷板布置）相比具有优越的散热能力。

这种液体冷却系统的Assembly过程包括在SoC背面的铜柱阵列上应用保护层，然后进行载体晶圆安装和控制凸点形成。保护层去除后，在SoC周围分配弹性体密封剂，以最小化翘曲并在芯片和冷却盖之间创建有效密封。最终Assembly包括具有单一入口和出口的歧管，设计用于在多个冷却隔室之间实现均匀流量分配。

佐治亚理工学院提出了更为激进的"chiplet作为冷却剂"概念，其中冷却成为chiplet设计本身的集成功能。这种创新方法涉及创建具有不同冷却能力、直径和间距的chiplet，整合独特的硅通孔（TSV）结构，在热管理和电气连接方面发挥双重作用。

图2：微流体冷却概念，特色是与硅通孔集成的硅散热器，用于芯片到芯片的连接，实现超过300W/cm²的冷却能力。

三星为移动应用开发了另一种创新冷却策略，实施非对称存储器和处理器架构，提供更大的设计灵活性。该方法使用铜基散热路径块，战略性地位于处理器上方，以改善具有背面电力传输网络的先进2nm全环绕栅极逻辑器件的热散发。

图3：从对称存储器逻辑结构到非对称设计的转变，在处理器上方整合铜散热路径块，用于先进移动应用中的增强热管理。

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混合键合：实现互连密度

混合键合技术的发展代表了半导体封装中最重要的进步之一，间距缩放从当前制造中的10µm发展到研发中的1µm。英特尔的研究团队已在1µm间距水平上展示了能力，解决了与如此精细尺度互连相关的复杂挑战。

工业技术研究院（ITRI）和Brewer Science合作开发了复杂的五层聚合物/铜重分布层（RDL）堆叠，随后进行铜-铜混合键合。这种方法针对高输入/输出密度应用，同时保持高速数字应用所需的低回波损耗和低插入损耗特性。

图4：使用聚合物/铜结构的重分布层构建过程，随后进行具有控制翘曲管理技术的Cu-Cu混合键合。

制造过程涉及在玻璃载体晶圆上精确的线/空间RDL构建，尺寸范围从4到10µm。介电常数为2.5的低k聚合物材料使用负性光阻和i线曝光技术进行图案化。在蚀刻和用钛阻挡层和铜层填充焊盘后，结构通过铜化学机械抛光（CMP）进行平坦化。混合键合过程利用300°C下1.06 MPa压力的热压键合，随后通过UV激光去除载体晶圆。

英特尔对1µm间距混合键合的研究揭示了晶圆到晶圆（W2W）和芯片到晶圆（D2W）键合方法的关键考虑因素。虽然W2W键合提供更成熟的技术并能够实现更精细的间距能力，但需要相同尺寸的chiplet键合，这限制了设计灵活性。D2W键合消除了尺寸约束，允许仅使用已知良好的芯片，但需要在整个chiplet区域内达到纳米级的精确放置精度。

图5：英特尔在混合键合能力方面的研究发现，展示了向1µm间距互连的进展以及相关的技术挑战。

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背面电力传输：改变热流管理

背面电力传输代表了互连设计的范式转变，其中电力传输网络构建在晶圆背面，释放顶面互连专门承载信号。这种方法显著减少了与向晶体管供电相关的电压降，但引入了新的热管理挑战，因为产生热量的晶体管被夹在金属堆叠之间。

IBM研究开发了复杂的各向异性建模能力，以准确计算通过后端金属堆叠的热传导，整合材料特性和局部功率密度。基于AI驱动的模型将设计文件直接连接到工作负载特性和整个互连堆叠中的材料特性，实现设计内每个tile位置的精确热计算。

背面电力传输的热影响很大，imec的研究显示与传统方法相比有10%到30%的热损失。然而，对3D堆叠配置的模拟显示，堆叠中逻辑和存储器芯片的顺序对热性能产生最实质性的影响，由于靠近冷却系统，逻辑在顶部的配置导致更低的逻辑温度。

图6：背面电力传输引起的改变热流模式，其中活跃器件被夹在金属堆叠之间，创造了新的热管理挑战。

先进的热仿真显示，堆叠五个芯片，每个散发100瓦，使用传统空气冷却会导致最大结温超过500°C。冷板的集成将这些温度降低到约250°C，而堆叠内的层间冷却可能实现约50°C的温度，突出了先进冷却解决方案的重要性。

图7：比较了器件在均匀加热条件下与具有额外热点的场景下的温度升高，说明了先进3D架构中热管理的复杂性。

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光电共封装：集成光学和电气连接

将光学引擎与GPU和HBM集成在同一封装内代表了解决数据网络和器件接口速度需求急剧增加的方法。光电共封装（CPO）技术能够在单个封装中集成电气互连和光学连接，从每根光纤200 Gb/s提升到6.4 Tb/s，代表了32倍的带宽增加。

康宁和Fraunhofer IZM开发了可扩展的平面2D波导线路方法，显著减少了未来CPO解决方案的空间要求、复杂性和成本。该过程利用460 x 303mm的大格式熔融成型玻璃面板制造单模板级互连，设计用于处理支持102.4 Tb/s数据中心交换机应用的1024个光学链路。

图8：玻璃波导制造的完整工艺流程，包括金属沉积、光阻涂覆、波导成像和离子交换过程，将银扩散到所需的图案中。

制造过程结合热离子交换将单模波导集成到玻璃基板中，精确匹配1310nm波长下单模光纤的光学模式。面具去除后，反向离子交换过程将波导核心埋在玻璃表面下方，减少传播损耗，能够集成到紧凑的1U机架机箱中，轮廓低至0.7mm。

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结论

这些3D器件堆叠的先进Assembly方法代表了多种先进技术的融合，共同克服传统封装方法的基本限制。直接液体冷却、精密混合键合、背面电力传输和光电共封装的集成为人工智能和高性能计算应用的极端性能需求创造了全面的解决方案。随着这些技术的成熟和商业化实施，将推动下一代计算系统的发展，满足AI工作负载呈指数级增长的需求，同时保持能源效率和热可靠性。