深度探讨平面栅和沟槽栅中栅氧的电荷捕捉现象

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虽然SiC相较于Si基功率MOSFET而言，具有更低的损耗等优势，但是因为SiC/SiO2界面附近的界面陷阱、近界面氧化物陷阱以及氧化物中可移动电荷的存在，使得SiCMOS会出现阈值电压漂移、迁移率降低等稳定性问题。

目前研究结果表明，栅氧电场Eox在栅氧层(SiO2)中引起的电子捕捉和空穴捕捉影响了器件了的阈值电压和漏电流。

对栅极施加电压，栅氧中的陷阱或缺陷捕捉电子或空穴会影响器件沟道反型，会分别导致阈值电压的正移或负移：

栅氧中的陷阱或缺陷捕捉电子，被捕捉的电子靠近SiC/SiO2界面时，会产生一个负电荷的区域，抵消施加在栅极上的正电压，从而降低了表面电场，电场的减弱会抑制沟道反型，结果就是导致阈值电压正漂移，需要更大的栅压才能够抵消这部分影响，相应的也降低了沟道电流，增大了导通电阻；

捕捉空穴就会形成局部正电压的区域，增强了施加在栅极上的正电压，促进产生更多的反型电子，造成的结果就是阈值电压负漂移，而且由于器件早开通也会造成栅极漏电流增大。

当对栅极施加电压时，电子和空穴的捕捉也改变了栅氧层中实际的电场，故而栅极漏电流的变化就可以反映电荷捕捉对FN隧穿界面势垒高度的影响。

FN隧穿是一种电子从较低能量区域通过势垒隧穿到较高能量区域的现象。当电场足够高时，势垒高度变窄，电子会通过隧穿效应跨过禁带。正常情况下，氧化层的势垒高度是由半导体导带和氧化层导带直接的能量差决定。高电场下，势垒倾斜，使得隧穿电子数目增多。

无外加电场时，电子在氧化层中的运动是被垂直方向的能带势垒限制，势垒高度是固定的(例如氧化层中金属与氧化物之间的功函数差)势垒高度由材料的电子亲和能和能带结构决定；当施加高电场后势垒的顶部被倾斜拉平，整个势垒的形状会由抛物线状变为倾斜的斜坡状，高电场会加剧电子从势垒底部流向另一侧的概率；

栅氧中存在电荷捕捉会改变局部电场分布，影响隧穿势垒：空穴捕捉时，正电荷使氧化层内的势垒高度下降，导致FN隧穿电流增大，因为电子更容易通过低势垒；电子捕捉时，负电荷使势垒高度上升，或者使势垒更宽，导致FN隧穿电流减小，因为电子隧穿的概率降低；

Vth漂移是指示栅极氧化物中电荷捕获的关键参数，特别是在SiC/SiO2界面附近的区域。SiC平面型和沟槽型MOS在不同正栅氧电场应力下的Vth漂移作为应力时间的函数，如下图所示。

对于平面MOS，当Eox为高水平时，在0.1s ~ 1s的应力时间内，Vth漂移呈现负值。这是由于碰撞电离造成的SiO2中空穴捕捉占主导地位，如上图b所示。在高电场作用下，电子穿过氧化层，当它们到达阳极时，具有足够能量的加速电子可以引起碰撞电离。生成的空穴又回到氧化物中。由于空穴的迁移率比电子低得多，空穴很容易被缺陷捕获(所以Vth呈现负漂移)。随着应力时间的增加，Vth漂移从负值转变为正值。这种现象的发生是因为，随着注入时间的增加，栅极氧化物中的空穴捕获达到饱和。同时，氧化物中的电子捕捉和受体型界面态的密度都增加了。当应力时间超过1s时，Vth开始正向漂移，且漂移幅度逐渐增大。这表明电子捕捉超过空穴捕捉，如上图a所示，其影响越来越显著。

在较低的Eox水平。未观察到负的Vth漂移。相反，由于电子捕捉，只发生正的Vth漂移，在这些较低的Eox水平上，Vth漂移随着应力时间的增加而增加。此外，在高Eox下，应力时间范围为100~1000s，Vth漂移趋于饱和。这种饱和的发生是因为氧化层中先前存在的陷阱被电子完全占据。在保持饱和状态一段时间后，Vth漂移继续快速增加，这主要是由于新生成的氧化物陷阱不断捕捉电子，这些电子通过FN隧道隧穿到SiO2中。(长时间高温高电场下，Si-O-Si键逐渐被破坏，生成新的氧化物陷阱，而且高电场改变了电子势垒高度，电子FN隧穿概率增大，更多的电子隧穿至氧化层)

下图b显示了SiC沟槽MOS的Vth漂移随应力时间的变化。当高Eox时，Vth漂移呈现由负向正的转变，表明SiO2中捕获的电荷由空穴转变为电子。当Eox在低水平时，电子俘获的影响仍然占主导地位。

下图显示了SiC平面栅和沟槽栅MOS在负栅压下的Vth漂移随应力时间的变化。

SiC平面MOS的阈值电压偏移为负值，并随着应力时间的增加而逐渐减小。这种负偏移是由于SiC价带中的空穴隧穿进入栅氧化层，如下图c所示。捕捉的空穴在SiO2中作为正电荷，增强了沟道的反型。此外，还可以观察到阈值电压值随着应力时间的增加而减小。SiO2中的空穴捕捉充当正电荷，从而增强沟道的反型。此外，可以观察到，当电场强度E小于一定值时，Vth漂移值迅速下降，直至趋近饱和。Vth漂移的饱和现象表明，SiO2中的空穴陷阱几乎完全被占据。SiC-MOS中的空穴陷阱主要包括制造过程中引入的初始缺陷和应力过程中产生的新陷阱。

SiC沟槽MOS的Vth漂移随应力时间先减小后增大。这种反转现象主要由于在负栅压下SiO2中电子陷阱和空穴陷阱之间的平衡状态发生变化。在负偏置条件下，电子从多晶硅栅极通过FN隧穿进入栅极氧化物。这些电子可以获得足够的能量引起碰撞电离，导致产生额外的电子陷阱。随着应力时间的增加，更多的电子可以隧穿到氧化层中，在氧化层中成为陷阱，进一步导致Vth漂移的增加。此外，电子的隧穿概率随着负栅偏置电压的增加而增强。随着越来越多的电子积聚在栅极氧化物中，Vth漂移趋于增加，表明在强负电压下，电子陷阱的效果更加明显

在栅极电压应力100ms和10h后，平面栅和沟槽栅MOS的Vth漂移随电场Eox的变化。

在应力时间为100ms时，SiC MOS的Vth漂移在正Eox增大时最初增加然后减少：

对于SiC平面MOS，Vth漂移的峰值出现在Eox为8 MV/cm时。当Eox超过8 MV/cm时，由于空穴陷阱的生成，Vth的正偏移减少。当电场强度超过9MV/cm时，空穴捕获效应超过了电子捕获效应，导致SiC平面栅MOS的阈值电压Vth出现负向偏移。(高电场使加强了空穴注入，使Vth正偏减少，且高电场下Si-O键断裂生成氧空位或悬挂键，捕捉空穴，形成空穴陷阱)

对于沟槽栅MOS，研究发现Vth漂移的最大点出现在7.5 MV/cm的电场强度，而在8 MV/cm之后开始出现负向Vth漂移。

与平面MOSs相比，沟槽栅MOS中负向Vth漂移的起始电场强度较低。这是因为沟槽器件中的栅氧厚度分布不均，侧壁上的氧化层更薄。对于SiC 沟槽器件，栅电压是基于平均氧化层厚度计算的。考虑到这一计算，实际上在侧壁区域的氧化层中的电场强度应该超过设定的Eox。

在负栅偏压下，SiC平面栅和沟槽栅MOS中的负向Vth漂移随着Eox的减小而减小，这归因于SiO2中空穴捕捉的逐渐积累。与平面栅MOS相比，沟槽器件中Vth漂移的绝对值较低。这表明负偏压对平面栅MOS的负向阈值电压偏移影响更大。这可能是因为沟槽栅MOS中电子陷阱的数量更高，导致更多的电子捕获。然而，需要进一步研究来证实这一点。

如下右图所示，在经过10小时的正栅应力后，在平面栅和沟槽栅器件的栅氧中发生显著的电子积累，导致较大的正向Vth漂移。此外，更高的Eox在10小时期间导致更多电子在SiO2中积累，从而引起更大的Vth漂移。在经过10小时的负栅偏压之后，可以观察到，在Eox = -9.5 MV/cm时，沟槽栅MOS可以产生大量的电子捕获，导致Vth出现正向偏移。在10小时的应力周期内，由于电场强度不足以积累足够的电子陷阱，不太可能出现负阈值电压偏移。然而，如果进一步延长应力时间，很可能会观察到正的阈值电压偏移。对于平面栅MOS，电子陷阱的影响并不大。因此，由空穴陷阱引起的负阈值电压偏移比较显著。

栅极漏电流是反映栅极氧化层性能的另一个重要参数。IGSS的大小受栅极氧化层中的隧穿势垒宽度的影响。一般来说，SiO2中陷阱捕捉的的电荷既可以拓宽也可以缩窄隧穿势垒，从而影响 (FN) 隧穿。

下图展示了不同正栅极偏压应力下 SiC MOS的 IGSS与应力时间的关系曲线。

平面栅MOS在 Eox为9.6 MV/cm 时表现出上升后下降的行为，而图中沟槽栅MOS的IGSS在不同的栅极偏压下呈现出持续下降的趋势。

根据之前的研究，IGSS的上升行为是由于SiO2中由碰撞电离产生的空穴捕捉。当SiO2中捕获的电荷主要以空穴为主时，由于隧穿势垒宽度的减小，FN 隧穿电流增加。

对于沟槽栅MOS来说，并没有观察到漏电流的显著增加。尽管在 Eox为 9.5 MV/cm 的情况下，SiC 沟槽器件在100 ms到10 s的时间间隔内由于空穴捕捉而出现了Vth的负向偏移，但IGSS没有受到空穴俘获的显著影响。Vth主要受到位于侧壁通道区域栅极氧化层中的电荷俘获的影响，而IGSS由来自侧壁和底部的区域中的电子组成。底部区域的栅极氧化层较厚；因此，在相同的栅极电压下，尽管侧壁区域空穴捕捉占主导地位，但SiO2底部区域的较低Eox主要导致显著的电子俘获，这减轻了空穴捕捉的影响。电子捕捉可以增加隧穿势垒的宽度。因此，沟槽栅MOS的IGSS在高Eox下随着应力时间的延长而逐渐减小。

在IGSS和Vth上，栅极氧化层的行为不一致。由于沟槽MOS独特的栅极结构，Vth的变化主要反映了栅极氧化层侧壁通道区域中的电荷变化，而对于IGSS来说，栅极氧化层底部区域中的电荷变化同样重要。
总之，SiC MOS的阈值电压（Vth）主要受沟道区域栅极氧化中捕获的电子和空穴的影响。由电子或空穴组成的FN隧道电流受栅氧中的有效电场和势垒高度的影响。对于SiC沟槽MOS，在恒定栅压下的电流变化需要考虑位于沟槽侧壁和底部的氧化层中的电荷捕获影响。在SiC平面MOS中，由于高正电压引发的碰撞电离效应导致显著的空穴捕获，这会导致电流IGSS的明显增加，进而加速氧化寿命的退化。在SiO2中的空穴捕获会拓宽空穴的隧道势垒宽度，导致在负栅压应力下SiC MOS的电流IGSS持续下降。