具有优化工艺窗口的垂直变掺杂超结MOSFET的理论与实验研究

hdy

降低功率MOSFET的比导通电阻（Ron,sp）对于减少系统能耗至关重要。作为一种电荷平衡功率器件，超结 MOSFET （SJ-MOS）现已被广泛应用于中高压领域以突破硅材料的限制，并与传统功率MOSFET相比，其Ron,sp与击穿电压（BV）之间折衷关系显著改善。在SJ-MOS结构中，交替排列的P/N柱取代了传统功率MOSFET的N型漂移区。在理想的电荷平衡条件下，这些P/N柱被完全耗尽。因此，可实现更高的BV，因为漂移区展现出与本征层相当的优异电压阻断能力。然而，SJ-MOS的性能（包括BV）在很大程度上取决于P/N柱之间的电荷平衡状况。而在实际制造过程中，导致P/N柱之间电荷不平衡的偏差不可避免。并且研究表明，具有更高掺杂浓度柱结构的SJ-MOS受电荷不平衡的影响更为严重。因此，随着SJ-MOS技术的持续发展，掺杂浓度的增加使得工艺窗口的减小成为一个更为突出的问题。

近日，电子科技大学任敏教授课题组基于多半外延工艺，通过调整单步外延P/N型掺杂注入剂量，制备了具有优化工艺窗口的垂直变掺杂（VVD）的超结MOSFET。他们在该工作中系统研究了不同掺杂分布的漂移区对SJ-MOS性能的影响，结果表明，与常规SJ-MOS相比，VVD-SJ击穿电压在电荷不平衡条件下工艺窗口显著提高。此外，通过详细分析雪崩耐量测试过程中器件内部电流路径及温度分布，证实当P型掺杂略高于平衡剂量时雪崩耐量越高，且具有P柱上浓下淡、N柱上淡下浓结构的VVD-SJ对电荷不平衡敏感程度更低。流片结果表明，优化后的VVD-SJ结构与传统SJ-MOS相比，综合工艺窗口宽度提升了35.90%。

通过调整SJ-MOS的P/N柱中的掺杂分布，可以优化在电荷不平衡条件下的电场分布，从而扩大器件的工艺窗口。已经证明，通过在顶部增加P柱的浓度并在底部降低浓度，同时对N柱采取相反措施，并确保P柱的总杂质略高于N柱的杂质，可以在击穿电压、雪崩耐量和工艺窗口之间实现最佳权衡，为SJ-MOS的设计和制造提供了有意义的参考。

图1. VVD-SJ（a）半元胞结构、（b）多部外延工艺实现步骤。

图2.（a）传统SJ-MOS；（b）VDD-SJ（a > 0, b < 0）和（c）VDD-SJ（a < 0 , b > 0）的电场分布图；电场形貌在不同漂移区结构中随电荷不平衡因子变化呈现不同的变化趋势。