背面供电技术将量产

hdy

背面供电被称为游戏规则的改变者，它是一项突破性技术，也是CMOS缩放的下一个重要推动因素。

它有望带来显著的PPA改进，包括实现更快的开关速度、更低的电压降以及减少电源噪声。尽管晶圆极度减薄、晶圆键合以及前端多层工艺堆叠导致的光刻图案变形，给前端工艺造成了重大干扰，但背面供电技术仍有望在2纳米以下制程节点实现这些优势。

尽管面临这些挑战，领先的晶圆代工厂仍在不断取得进展。英特尔目前正在利用其PowerVia技术提升其18A节点的良率。台积电预计将于2026年在其N16节点上实现其用于HPC应用的Super Power Rail技术。三星正在研发背面电源传输网络（BPDN）技术，但尚未公布具体的量产时间表。

背面供电技术将电源转移到晶圆背面，只让信号通过正面互连结构进行传输。从根本上而言，它就是将电力直接输送到所需之处。

将供电网络与数据传输巧妙分离，对高性能计算(HPC)设备尤其有利。背面供电解决了日益严重的寄生电压(IR)降问题，该问题会大幅降低产品性能，并且会随着工艺节点的推进而愈发严重。通过在背面使用略粗、电阻较小的线路供电，而非低效的正面供电方式，背面供电网络(BPDN)由于电压下降更少，可将功耗降低高达30%。这样，硅晶圆正面互连结构就可仅用于信号互连布线，并且由于昂贵的EUV光刻步骤减少，甚至还能降低成本。

英特尔互连和内存技术集成总监兼副总裁Kevin Fischer表示：“直接采用背面供电具有巨大的成本效益，因为成本的最大影响因素是光刻次数。”

尽管如此，背面电源技术为晶圆厂带来了全新的设备，比如用于大幅减薄硅晶圆（至小于100纳米）的晶圆研磨系统，以及晶圆键合系统。

除了掌握这些工艺之外，背面供电还带来了必须加以管控的全新应力分布情况。例如，背面金属化和硅通孔(TSV)中使用的不同材料之间的热膨胀失配会产生机械应力，从而可能影响晶体管的特性。Lam Research Semiverse Solutions 团队最近利用虚拟制造技术开展了一项研究表明，与传统的正面连接方案相比，背面直接连接方案会给环绕栅晶体管带来显著的额外应力。

转向背面供电对设计和制造都产生了重大影响。“一个很大的好处是，你可以释放大量原本会被电源布线占用的布线资源，”新思科技高级产品经理Jim Schultz表示，“但是，要利用好所有这些额外的信号布线资源，需要对EDA工具进行大量调整，因为几十年来我们一直采用一种方式来设计——试图将电源和信号布线的效率最大化。这是一个很大的变化。”

另一方面，布线选项也更多了。“由于布线资源丰富，额外的自由度应该会让问题更容易解决，”Schultz指出，“例如，可以通过在导线之间增加两倍间距来减少交叉耦合，这有助于改善电磁性能。”

其他人也认同这一点。“从设计角度来看，这确实有很大好处，”Fischer表示，“我们发现布线工具的易用性得到了提升，因为它们在运行时不会受到电源网格的干扰。而且由于我们可以直接打印所有金属层，就无需再处理通常非常复杂的间距划分规则。”

更直接的供电方式也能提高电源利用率。“通过提高电源利用率，有源晶体管的密度可以得到更好的扩展，”英特尔的Fischer说道，“电源利用率取决于每个单元所能获得的电量，这可以更有效地利用晶圆上的晶体管。与不使用背面供电相比，使用背面供电后，晶体管的利用率提高了约10%。”

背面供电方案一次性放宽了正面金属间距的要求，这可能有助于将用低电阻金属（如在细间距层使用钌）替代铜互连的时间推迟一两个制程节点。

硅通孔制造和硅晶圆减薄

与任何颠覆性半导体技术一样，要验证新的工艺配方、提升良率，并最终实现量产，背面供电技术仍需克服诸多挑战。对于背面供电技术而言，这些挑战包括：

• 硅通孔（TSV）的蚀刻和填充；
• 将器件晶圆与载体晶圆键合，然后进行极度晶圆减薄；
• 精确地露出通孔；
• 将背面互连与TSV对齐，然后完成背面金属堆叠和重分布层(RDL)。
  
  

图1：首先制作晶体管和电源过孔（a），然后进行多层正面金属化和电介质密封（b），键合至硅载体（c），最后进行背面电源处理（d）。

（图源：英特尔）

随着先进的背面供电方案的出现，这些工艺变得愈发困难，目前主要有三种背面供电方案。第一种方案称为带电源轨的BPDN，它本质上是将背面电源轨上的通孔向上连接到CMOS FET，再向下连接到顶部触点。该电源轨方法最初由imec于2019年开发，它对前端器件制造流程的影响最小。

第二种方法通常称为电源过孔，这是一种稍微复杂一些的方法，它从晶圆正面形成通孔，连接至正面的触点，与电源轨方案相比，能实现更大的制程缩放优势。英特尔的PowerVia工艺流程（见图 1）已经研发了大约10年。

第三种方法是直接连接，这是实施难度最大的方案，但它也能带来最佳的性能和制程缩放优势。在该方案中，背面通孔从下方直接与晶体管的源极或漏极相连，这意味着晶圆需要进行减薄和蚀刻，直到几乎没有硅衬底（10纳米）剩余为止。

过去几年，Imec一直在探索直接连接方案。“我们的背面供电方案已从CFET和纳米片发展到直接连接阶段，”imec高级研究员、研发副总裁兼3D系统集成项目总监Eric Beyne表示。

光刻设备补偿这些变形的方法是在每个光罩区域进行校正，使背面连接与硅通孔对准。“在此期间，你已将晶圆键合到另一片晶圆上，移除了硅衬底，完成了晶圆键合操作，”Beyne表示，“而且，你以为晶体管会在你预期的位置，但实际情况可能并非如此，因为所有这些工艺步骤都会使晶圆产生变形。因此，你需要通过测量已知的位移来校正光刻，确定触点应该位于的位置；如果接触点不在，则朝正确的方向进行校正。令人惊讶的是，这种方法是可行的。”

其他变化

晶圆背面采用金属层的挑战之一是，芯片调试变得更加困难，因为芯片调试通常需要通过硅片背面进行。Fischer表示：“我们确实失去了一些能力，比如原本可以对某些东西进行修整或者断开某个晶体管的连接。但工程师们很聪明。而且很多问题的关键在于，背面具有高度的冗余性。所以，即使需要切除一些东西，在调试时，仍然可以确保充足的电力供应。我们能够将调试过程缩短到一天半。”

此外，背面集成方法可能会影响有源器件内的应力分布，从而可能改变晶体管的电气特性。例如，背面金属化和硅通孔引起的机械应力会影响环绕栅晶体管(GAT)中的沟道应变，从而直接影响载流子迁移率和驱动电流。

“模拟这些新的应力分布非常重要，因为应力在器件的x、y和z方向上是不同的。应力管理是半导体器件性能的关键因素，尤其是在诸如环绕栅晶体管等先进晶体管架构中，”Lam Research半导体工艺和集成高级工程师Sam Sarkar表示。他强调了晶圆减薄和TSV形成对应力分布和光刻对准的影响。

在晶圆键合到载体晶圆前后，要保持晶圆平整也非常困难。“如果你有两片平坦的晶圆，它们在键合后就不会平整了，因为键合过程中会产生变形，”imec的Beyne表示，“键合设备使用了一些技巧，比如在键合过程中弯曲晶圆，这样做起到一种反向作用，当晶圆从键合设备中出来时，它们实际上是平整的。但是，如果你将晶圆减薄——这是必须要做的——那么这片晶圆的翘曲度就是两片初始晶圆翘曲度的总和。所以你必须确保一开始使用的两片晶圆都相当平整。起始的平整度越高，最终的结果就越好。”

除此之外，采用背面供电后，芯片产生的热量不再是单向的。在传统的、正面全金属化的芯片中，热量主要通过硅片散发到散热器和外部。“使用背面PDN，在硅晶圆、散热器和器件之间存在着后端线路。由于靠近器件的地方存在这些导热性较差的层，因此会造成一定的热损失。如果能设计出散热性更好的背面层，就能弥补这一劣势，”Beyne表示，“这更多的是局部热点问题，需要将热量分散到更大的区域，以便于管理。”

结语

背面供电似乎有望在2nm以下逻辑器件中得到应用，尤其是高功率、高性能器件，其中，BPDN可以在实现更快的开关速度、更低的电压降和更高的电源效率方面发挥最大的优势。

克服工艺上挑战则需要极致晶圆减薄、晶圆键合、正反面互连对准，以及学习如何调试先进器件。一旦第一代背面供电网络(PSN)得以实现，芯片制造商将面临一项艰巨的任务，即将电源直接连接到晶体管源极/漏极。而这无疑会给亚纳米级的制程工艺带来一系列全新的挑战。