1.9光刻工艺的成本&光刻研发部门介绍&先导光刻工艺的研发模式&光刻与刻蚀的关系
目录：1. 光刻工艺的成本2. 光刻研发部门介绍3. 先导光刻工艺的研发模式4. 光刻与刻蚀的关系1.光刻工艺的成本一个在研的新光刻工艺最终能否被生产线采纳用于量产,不仅取决于其技术指标是否达到要求,更重要的是它能否为芯片生产带来足够的经济效益。目前，光刻（包括掩模版和光刻胶）以及相关的计量检测，占整个半导体制造成本的30%–40%。这个比例很大程度上取决于产品组合、每种设计对应的集成电路需求量以及工厂设备的服役年限。拥有成本（Cost of Ownership, CoO）模型通常用于定量比较不同的光刻技术或工艺选项。一个工艺的成本通常以每片晶圆成本（cost per wafer）、每个工艺层成本（cost per process layer）或每个芯片成本（cost per die）来衡量。光刻成本通常量化为每片良品晶圆曝光层成本（cost per good wafer level exposed, PWLE）表示，可以量化为：
CPWLE= 每片晶圆曝光层成本 (Cost per wafer level exposed)
Ce=年度曝光、涂胶和图形转移设备成本（包括折旧、维护和安装）
Cl=年度人力成本
Cf=年度洁净室空间成本
Cc=其他耗材成本（聚光镜、激光二极管等）
Cr=光刻胶成本
Qrw=每片晶圆使用的光刻胶量
Nc=涂胶晶圆数量
Tnet=净通量 (Net throughput) = 原始通量 (Raw throughput) * 利用率(Utilization)
Ng=良品晶圆曝光层数量 (Number of good wafer levels exposed, GWLE) = ∫ Tnet YL dt；其中 YL = 光刻良率 (Yield of lithography)，t = 时间
Cm=掩模版成本
Nwm=每块掩模版曝光的晶圆数量Ce 根据设备价格（包含安装成本）确定。该成本通过折旧分摊到每一年，通常假设采用五年直线折旧法进行核算。实际上，通常对拥有成本影响最大的因素是 Ce、Tnet、Cm 和 Nwm。图下图展示了归一化拥有成本对这些众多因素的敏感性。良率 (Yield) 的影响最大，其次是通量 (Tnet) 和掩模版使用量 (Nwm)。
在没有晶圆返工的情况下，随着晶圆上芯片良率的提高，光刻工艺的平均成本会大幅下降。在设备和材料成本方面，掩模版成本和光刻设备成本是构成光刻工艺成本的两个主要方面。在32nm技术节点，假设每一块掩模版可以用于55,000片晶圆的曝光，或者只能用于少于1,000片晶圆的曝光。前一种情况对应大批量生产（例如，Intel的MPU量产）；后一种情况对应小批量生产（例如晶圆代工）。光刻工艺中各项成本（掩模版、光刻材料、激光器、人工、设备折旧）所占的比重如图1.17所示。
从图中我们可以得出两个结论：1.在小批量生产中，掩模版成本所占的比重会大幅度上升。2.在大批量生产中，光刻设备的折旧成本占主要部分。因此，在制造工艺中：首要目标是提高晶圆工艺的芯片良率，确保光刻工艺无需返工；其次要设法降低掩模版和光刻设备的成本，并尽可能延长掩模版和光刻设备的使用寿命。2.光刻研发部门介绍Fab的光刻部门分为研发部门(technology development,TD)和生产部门(manufacturing)，也有的把生产叫做OP(Operation,生产部门)。这里侧重讨论光刻研发部门。Fab光刻研发部门内部一般分为若干个工作小组,下表是晶圆厂光刻研发部门内部的组织机构一个介绍。对于光刻生产部门,其主要精力是维持生产,其组织机构和研发会有很大的不同。在不同的fab会有不同的部分配置，这个和fab本身的定位或者经营模式相关，有的会专门做研发，有的做量产。一般来说不是所有的fab 都有TD，但是一般都会有OP。
光刻是一个工艺单元,其工作的重心是支持工艺集成,关为工艺集成提供图形解决方案(patterningsolutions), 争取及早实现器件的产额(yield)。根据支持工艺集成的直接和间接程度,光刻部门内的工作分成一、二、三线。
如图1.18所示。第一线的部门以工艺组为主,也包括掩模管理组和测量组。工艺组中的工程师就是所谓的"layer owner",即每人负责几个光刻层,一般是工艺技术类似的几个光刻,层。"layer owner"协调内部资源、负责光刻工艺的设置、支持工艺集成。掩模管理和工艺集成的交集也很多,因为一个工艺流程中需要多少层掩模版、每一层掩模什么时候需要都是由工艺集成工程师掌握的。测量组也需要时常直接支持工艺集成,因为在工艺流程中测量是作为独立的步骤存在的。二线部门的主要任务是为一线部门提供设备、材料和数据系统使用方面的支持。在日常工作中,工艺工程师通常可以解决大多数制程中出现的问题。存在一小部分问题需要比较深入的设备、材料、数据系统的支持,这时二线的工程师们就必须参与,甚至通过二线工程师把设备或材料供应商的专业技术人员引入讨论。三线是先导研发或者叫预研,为下一个技术节点寻找光刻到的技术方向。3.先导光刻工艺的研发模式当一个新技术节点确定后，光刻工艺的研发遵循从预研到实质性开发的严谨流程：1.预研与方案制定：先导工艺集成部门会首先与光刻预研部门沟通，共同确定整个工艺的关键架构，包括所需光刻层总数、每层需要实现的关键尺寸（CD，线宽）目标以及允许的套刻精度（Overlay）要求。基于这些要求，光刻预研部门评估并确定实现各层所需的光刻设备型号/配置、关键材料技术路线以及具体曝光技术方案。例如，为实现22nm SOI器件M1层X和Y方向均为40nm的1:1密集线条，方案可能是在1.35NA的193nm浸没式光刻机上，分别采用X方向双极照明和Y方向双极照明进行两次曝光。此阶段方案至关重要，直接决定后续研发方向，因此常需进行业界技术对标（Benchmarking）以确保方案与主流技术一致。2.核心研发：OPC学习循环：预研完成后进入实质性工艺研发，其核心是光学邻近效应修正（OPC）学习循环：o建模：首先建立精确的光学模型（模拟光刻机光学系统）和光刻胶模型（模拟光化学反应和溶解行为）。这些模型包含了曝光条件、光刻胶/BARC/硬掩模的厚度及光学常数（n,k）等关键参数。oOPC应用与掩模制备：利用初始模型对设计图形进行OPC修正，并据此制备掩模版。o实验验证：掩模到达Fab后，工艺工程师按模型设定条件进行曝光实验，并测量实际形成的图形尺寸（CD）和套刻精度。o比对与迭代：将实验测量结果与模型预测结果进行比对。若存在显著偏差（通常首次循环都会有），则修正模型参数，重新进行OPC，制备新掩模版，并重复实验验证过程。图1.19展示了这个循环的示意图。此循环持续迭代，直至硅片上的图形稳定地达到设计要求。3.研发挑战与应对：该过程充满挑战，因为任何工艺变动（如采用新型/更好的光刻胶、因集成工艺优化调整胶/BARC/硬掩模厚度、甚至关键尺寸目标值的微调）都可能导致现有模型失效。即使设计未变，也常需重新修正模型并制作新掩模。为高效管理这一复杂、易变的迭代过程，设立OPC循环专项经理负责推动进度至关重要。OPC的核心地位与周期：光刻工艺研发本质上是围绕OPC进行的。一旦最终OPC模型冻结，产线光刻工程师可调的参数主要限于曝光剂量（Dose）和聚焦值（Focus），其他参数的变动会破坏模型准确性。经验表明，一个新技术节点的关键光刻层工艺通常需要经历3~4个完整的OPC学习循环才能逐步成熟并达到量产要求。4.光刻与刻蚀的紧密协同及刻蚀偏差补偿：在集成电路制造中，几乎所有关键光刻层之后紧接着的都是等离子体刻蚀（RIE）工艺。刻蚀的核心作用是将光刻胶上的图形精确地转移到衬底材料上，其质量直接决定了最终在衬底上形成的图形是否符合设计要求。然而，刻蚀转移过程并非完美复制。光刻胶上的图形尺寸与最终在衬底上刻蚀形成的图形尺寸之间通常存在系统性差异，这种差异被称为刻蚀偏差（Etch Bias）。Etch Bias：通常指光刻胶上定义的图形（或掩模版图形）与最终刻蚀转移到下层材料后形成的图形之间的关键尺寸差异。例如，设计了一条100nm宽的线，刻蚀后这条线变成了90nm宽，那么Etch Bias就是-10nm（负偏差，尺寸缩小）。它反映的是刻蚀在水平方向（侧壁）的保真度。除了etch bais，常见的一个概念叫做etch loading。Etch Loading是一个广义术语，指的是：指刻蚀速率受刻蚀区域图形密度或图形尺寸影响的现象。具体表现为：1.高密度区域（密集图形）的刻蚀速率低于低密度区域（稀疏图形）。2.小尺寸图形（如窄沟槽）的刻蚀速率低于大尺寸图形（如宽沟槽）。·物理机制：1.反应物消耗效应（Microloading）：
密集区域或小图形消耗更多刻蚀气体（反应物），导致局部反应物浓度下降，刻蚀速率降低。2.生成物堆积效应（Aspect Ratio Dependent Etching, ARDE）：
高深宽比（窄深）沟槽内，刻蚀副产物难以排出，阻碍新鲜反应物进入，导致刻蚀速率下降。·影响：
导致同一晶圆上不同区域的刻蚀深度或线宽不一致，破坏图形均匀性。Etch Loading 与 Etch Bias 的关系二者本质上是因果关系和表现形式的关系。Etch Loading 是 Etch Bias 产生尺寸依赖性的根本原因。Etch Loading 导致不同尺寸图形刻蚀速率不同，进而引起不同尺寸的图形产生不同的刻蚀偏差（例如：小图形比大图形刻蚀更慢，偏差更负）。因 Etch Loading 的存在，刻蚀偏差不是固定值，需根据图形尺寸/密度动态补偿（通过 Etch Bias Table 或OPC模型提前预补）。刻蚀偏差的大小具有双重依赖性：1.材料依赖性：与被刻蚀的衬底材料密切相关。2.图形尺寸依赖性：与所刻蚀图形的尺寸（尤其是线宽/间距）紧密相关。此外，垂直方向的刻蚀速率也受到图形尺寸的显著影响。如图1.20所示，在硅（Si）衬底上刻蚀沟槽时，沟槽的线宽越小（即深宽比越大），刻蚀速率往往越低（这是RIE滞后效应的一种表现）。为了确保最终刻蚀在衬底上的图形能够符合设计版图，光刻工程师必须在制作掩模版时，预先对设计图形进行刻蚀偏差的补偿（Etch Bias Compensation）。刻蚀偏差补偿的挑战在于其非线性特性——补偿量并非固定值，而是随着图形尺寸的变化而变化。因此：传统方法中刻蚀工程师需要针对不同尺寸和类型的图形，提供一套详细的补偿值方案，通常体现为一个刻蚀偏差补偿量表（Etch Bias Table），供OPC工程师在修改掩模数据时使用。近年来，业界也在使用OPC模型，根据图形尺寸、密度等特征更智能地预测所需的补偿量。鉴于光刻（定义图形）与刻蚀（转移图形）工艺之间极其紧密的联系和相互依赖性，特别是在追求更小特征尺寸（如45nm及以下逻辑技术节点）时，大型晶圆厂（Fab）已将刻蚀部门与光刻部门合并，形成一个统一的“图案化解决方案”（Patterning Solutions）部门。这种组织架构优化旨在加强协同、提高效率，并更好地解决光刻-刻蚀界面的复杂问题（如刻蚀偏差补偿），从而实现对最终图形形貌和尺寸更精准的控制
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