------三方角逐3D IC
英特尔代工部门、台积电和三星代工部门正在争相提供完整3D IC的所有基础组件，这些组件将在未来几年内以最小的功耗实现性能的大幅提升。
人们将大量注意力集中在工艺节点的进步上，但成功实现3D IC远比仅仅扩展数字逻辑规模复杂得多，也更全面。它需要新材料，以及处理更薄基板并将它们组装在一起的不同方法。它涉及不同的背面供电方案、各种类型的桥接器、多芯片通信的接口标准，以及新的互连技术和方法。此外，它还需要对EDA工具和方法、数字孪生、多物理场仿真进行重大变革，以及重组工程团队和流程，并在从设计到制造的整个流程的多个阶段引入人工智能。
3D IC已出现在代工厂的内部发展路线图上十多年，但直到两年前ChatGPT的推出以及随后AI数据中心的建设，全芯片堆叠技术才真正获得发展动力。从那时起，人们的重点就一直放在大幅提升功耗和性能上，而实现这一目标的最佳方法是分解SoC，并行处理大量计算元件，并减少信号在不同处理元件和存储器之间来回传输时遇到的距离、电阻和电容。
垂直优势
这些目标显而易见，但实现这些目标所需的一些技术仍在开发中。正因如此，所有晶圆代工厂都宣布，计划在未来几年内分别投入约1000亿美元，实现3D IC的量产。但有许多问题亟待解决，而且为了使这项技术得以应用，其中大多数问题需要提前解决，并在芯片上进行验证。从技术或经济角度来看，仅仅依靠平面缩放带来的功耗、性能和面积/成本方面的优势已远远不够。
众所周知，平面片上系统中，信号的传输速度比某些系统级封装中不同芯片之间的传输速度更快。然而，尽管数字晶体管仍在不断扩展，但SRAM和线路却无法扩展。在最先进的工艺节点上，将所有组件封装到单个光罩尺寸的芯片上，通常会导致良率低下，并显著降低首次流片成功率。
为了应对这一挑战，系统公司和领先的处理器供应商已开始分解SoC，并将其转化为采用先进封装的小芯片集。与大型片上系统相比，功能单一且尺寸较小的小芯片良率更高，而且每个小芯片的设计成本更低。而且从理论上讲，为了提升性能，可以无限地将小芯片组装到定制封装中。
然而，当数据需要在存储器和处理元件之间来回传输时，这些多芯片组件的性能会急剧下降。这就是众所周知的‘内存墙’问题提，它与信号在线路上传输的距离和速度有关。HBM作为L3缓存的效果已经足够好了。它比标准DRAM快得多，因为它的通道更宽（HBM4有2,048个通道），有助于降低电阻和电容。但SRAM仍然更快，使其成为L1和L2缓存的首选存储器。SRAM通常配置六个晶体管，与使用一个晶体管和一个电容的DRAM相比，这大大提高了访问速度。使用电容是为了解决电荷泄漏问题，这种泄漏有时会在DRAM发热时自发发生。
混合方法会有所帮助，堆叠更多层HBM也同样有效。三星、SK海力士和美光是仅有的几家生产HBM的公司。三星以此为跳板，开始针对特定工作负载定制HBM。但最佳解决方案是HBM和SRAM的结合，而代工厂最新的路线图展示了不同存储器的复杂组合，它们之间的互连间距非常紧密，以便于数据传输。
英特尔最新的架构显示，14A制程的逻辑层直接堆叠在SRAM层上方。
图1：英特尔的3D IC概念，其中14A小芯片封装在SRAM之上，并通过EMIB桥接技术将其连接到I/O，并被HBM包围，用于L3缓存。（图源：英特尔）
“大家都在谈论内存墙，”英特尔代工高级副总裁兼总经理Kevin O'Buckley表示。“随着我们不断增加内核数量，将计算性能提升得越来越高，首要任务就是保证数据供应充足。3D技术就是一个例子，它让我们能够将芯片的大部分区域放置SRAM，而无需牺牲所有区域来满足仍然需要的计算需求。”
然而，这种方法需要一种完全不同的芯片组装方式。逻辑层叠加技术也是如此，这种方式已经在规划阶段存在多年，但由于散热问题而基本被搁置。其目标是通过增加另一层处理元件和存储器，使晶体管密度翻倍，并使它们像一个单一系统一样运行。
图2：台积电3D IC路线图展示了不同的集成策略。图源：台积电
在去年春季的一次演示中，三星代工业务开发副总裁Taejoong Song展示了一份路线图，该路线图以逻辑叠层技术(LCOE)为特色，将2纳米(SF2)芯片与4纳米(SF4X)芯片组合在一起，两者均安装在另一个基板上。这本质上是一个2.5D封装（有时也称为3.5D）上的3D IC。Song表示，该代工厂将从2027年开始在SF2P上堆叠SF1.4。
图3：三星3D IC路线图。图源：三星
垂直限制
无论布局如何，散热仍然是最大的挑战，这也是3D集成电路进展缓慢的最常见原因。自那时起，情况发生了很大变化，处于技术前沿的芯片制造商对性能和功率的需求，需要整个业界齐心协力来解决这个问题。
虽然这项技术的具体交付日期尚不明确，但目前三家代工厂都在其路线图上着重展示了3D IC。该解决方案至少有一部分可能是将最新节点开发的逻辑电路与N-1或N-2相结合。但其目标是更紧密的集成，使其能够像一个系统一样运行，并通过高速接口连接到已从平面SoC中剥离的其他关键组件。
在过去几年里，已经出现了多种解决积热问题的方案，但并非所有方案都已准备好进行量产。其中包括导热通孔、蒸汽帽、微流体技术、热界面材料，以及浸没等。
为数据而设计
在多芯片组件中晶体管数量的增加也会加剧布线拥堵。先进的布局布线工具虽然能够实现大部分自动化，但却无法解决所有晶体管的供电问题，而这对于维持性能至关重要。正因如此，三大代工厂都已经开发或正在开发背面供电技术：
[*]英特尔的PowerVia BPD将在今年18A工艺节点中搭配RibbonFET纳米片晶体管；
[*]台积电将于2026年下半年推出搭载A16工艺节点的Super Power Rail BPD；
[*]三星将于2027年开始在2nm节点提供SF2Z BPD。
将电源传输网络移至芯片背面，缩短了电源传输距离，并使信号在芯片内部各个金属层间的传输更加简单。因此，现在的布线无需再那么复杂曲折，而是可以更加直接明了，尤其是在那些布满硅通孔并通过混合键合连接的芯片之间。
Cadence高级产品总监Mick Posner表示：“芯片之间能够拥有数以千计的硅通孔（TSV），这非常棒。但每个硅通孔每比特都需要0.003皮焦耳的能量，这个数值虽小。然而，当你把它们都集中在1平方毫米的区域内时，能耗就会累加起来。你需要进行热点分析，管理功耗以及计算密集型芯片的其他任务将是一个挑战。功率密度已经很高了，我们已经看到热膨胀会导致芯片堆叠破裂。这里面存在很多挑战。但也要考虑性能提升的潜力。因为芯片的横向尺寸扩展是有限的，现在你必须往纵向发展。那么，为什么不建一座摩天大楼（多层堆叠芯片）呢？”
这是基本思路。然而，要充分发挥芯片堆叠的优势，这些层需要变得更薄，以缩短信号传输距离。此外，并非所有层都需要堆叠。例如，HBM可以设计为环绕3D IC逻辑堆栈，并与I/O和其他内存进行高速连接。
为了真正加快数据传输速度，其中一些连接可能会采用光接口和共封装光学器件。所有主要的代工厂都将共封装光学器件纳入其发展规划中，因为光能够以极快的速度传输数据，同时产生的功耗和热量更少。
图4：台积电计划将共封装光学器件与其3D IC模型相结合。图源：台积电
图5：英特尔的光学路线图。图源：英特尔
英特尔芯片代工业务首席技术与运营官兼总经理Naga Chandrasekaran在最近的一次演讲中表示：“光互连相比传统的电气I/O具有显著优势。就提高布线密度方面，它在带宽、延迟和能效方面均有优势。当我们能够将光互连提升到芯片到芯片的层面，再结合英特尔的先进封装技术，该解决方案将在我们扩展基于AI的解决方案方面带来显著优势。它将提供更密集、更先进的互连能力。此外，在计算领域，通过采用共封装光学解决方案，我们可以提供更低的延迟和更高的吞吐量。”
与3D IC中的大多数问题一样，这做起来比听起来更难。首先，光不会转弯，所以波导不能有任何直角。它们还需要光滑，因为任何粗糙之处都会产生与电互连中线路边缘粗糙度相同的效果。此外，光会对热量产生反应，在不可预测的工作负载下，可能会导致其偏移幅度超出预期。
“如今计算系统的现实情况是，它并不局限于一块电路板上，”英特尔的O'Buckley说道。“在大多数情况下，它不局限于一个机架中。如果你观察一下当今世界上一些最大的系统公司正在做的事情，比如超大规模计算公司或NVIDIA正在开发的AI系统，在提升性能指标方面，连接性与计算能力同样重要。铜质互连技术世世代代一直是我们行业的支柱，而光纤则是连接城镇的纽带。现在，光纤技术允许太比特级的带宽在机架之间进行相干传输，这一点至关重要。过去这种连接通常发生在交换机层面。但由于这些系统对一致性和延迟的要求，我们现在正在讨论将光纤直接连接到计算集群，而不是通过交换机。毫无疑问，这正是行业的发展方向。”
至少部分解决方案是对光学组件进行智能布局。“这很大程度上取决于激光源的位置，”O’Buckley表示，“目前光学领域的一些创新在于，像多路复用这样的元件往往对温度不太敏感。你可以把它们放在离计算点很近的地方。然后，对于激光源和一些传感设备，你可以把它们放得稍远一些。以这种方式布置一些光学元件，可以让你在某种程度上分解激光，而这正是一些公司正在选择的做法。”
台积电业务发展和全球销售高级副总裁Kevin Zhang表示，光子学也可用于降低芯片的热量。另一个关键选择是集成稳压器，这将进一步提高电源效率。
这反过来又降低了封装内的整体热量。
工艺微缩
这听起来可能有点违反直觉，但要最大限度地发挥3D IC的性能优势，就需要持续的工艺微缩。原因并非在于晶体管的性能——尽管芯片制造商当然可以充分利用这一点——而在于动态功率密度。更小的晶体管更节能，有助于减少发热量，降低大型数据中心的能源成本。此外，从FinFET到环栅场效应晶体管（Gate-All-Around FET）的转变减少了静态漏电，静态漏电也会产生热量，这些热量可能会集聚在封装中。
以台积电即将推出的A14工艺节点为例，这是该代工厂继2纳米之后的下一个完整工艺节点。Kevin Zhang表示：“与我们上一代产品相比，A14的微缩优势非常显著。它的速度提升高达15%，功耗降低30%，逻辑密度提升了1.23倍。整体芯片密度至少提升了1.2倍，所以这是一项非常有效的技术。该技术还采用了NanoFlex Pro技术。这实际上是设计技术协同优化的成果，使设计人员能够以非常灵活的方式设计产品，以实现最佳的功耗和性能优势。这项技术将于2028年投入生产。”
Kevin Zhang指出，该工艺节点的第一个版本将不包括背面供电技术，直到2029年的第二个A14版本才会加入。
图6：台积电的工艺路线图。图源：台积电
英特尔的RibbonFET是该代工厂对GAA FET的称呼，其中包括一些针对“ribbon”的定制选项。
图7：英特尔的工艺路线图。图源：英特尔
与此同时，三星在2nm节点推出了其GAA技术。
图8：三星的工艺路线图。图源：三星
当然，在制程缩小方面仍然存在一些常见的问题。更薄的电介质可能会更快地损坏，从而导致串扰和其他潜在的信号干扰。3D IC堆栈中更薄的芯片也存在同样的问题，它会失去更厚基板的绝缘性能，并加速TDDB现象的发生。这些问题将对行业设计和组装这些设备的方式产生重大影响，使布线更加复杂，需要进行更多的模拟、仿真、验证和调试工作。
新思科技总裁兼首席执行官Sassine Ghazi在最近的一次演讲中表示：“3D IC是将晶体管数量扩展到数千亿乃至数万亿的唯一途径。但一旦开始扩展到这种复杂程度，实现性能或功耗目标的唯一方法就是提高互连层的效率，并高效地构建多芯片系统。芯片可能来自不同的工艺技术，甚至不同的代工厂。你必须对架构进行验证和确认，才能实现这种先进的封装。”
未来应用
3D IC的初期应用将集中在AI数据中心内部，但一旦工艺得到完善，问题得到解决，这种方法将能够更广泛地得到应用，并实现更有针对性的组件组合。所有应用是否都需要完整的3D IC，还是只需要部分核心技术，仍有待确定。尽管如此，在堆叠芯片中正在解决的技术问题将具有广泛的应用前景。
图9：人形机器人的硅片要求。图源：台积电
结语
不同的代工厂在开发3D IC所需的所有必要部件方面处于不同的阶段。没有一家代工厂能够一次性解决所有问题，而且如今芯片行业的包容度有所提高。随着供应链中地缘政治的持续干扰，芯片制造商正在寻找多种来源和多种技术选择。
西门子EDA首席执行官Mike Ellow表示：“我们同时面临着挑战、机遇和两难困境。我们该如何让初入职场和有一定从业经验的工程师去应对他们必须完成的众多新设计，并为这些设计制造出芯片呢？世界依赖于一个具有弹性、稳健、分布式先进节点硅片供应链。除此之外，我们还需要一套融合人工智能的技术，将更广泛的生态系统连接在一起，从而支持所有设计内容的创建。”
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