高密度异构多芯片设计中的SIPI协同仿真 —— 英特尔系统级 SIPI 分析
本帖最后由 hdy 于 2025-5-14 19:42 编辑异构封装技术对于实现两个或更多芯片之间的高密度I/O通信至关重要。在本文中，英特尔的嵌入式多芯片互连桥（EMIB）解决方案被用于实现两个单片FPGA的芯片间连接，从而形成一个计算能力极高（>1000万逻辑单元）的FPGA，该FPGA面向ASIC原型设计和仿真市场。为实现芯片间的互连，需要对SIPI进行精确分析。这就需要详细的芯片模型，以考虑到所有的串扰、同步开关噪声（SSN）、不理想的电源和接地返回路径等因素。引言在人工智能（AI）、神经形态认知、物联网（IoT）和自主计算的时代，下一代平台面临多重挑战，以满足对更高带宽、更低功耗、更小尺寸和可扩展性日益增长的需求。尽管单片集成在短期内作为解决这一问题的架构手段，但IP的工艺节点技术成熟度成为了下一个挑战，因为单个芯片上所需的不同IP在不同的技术工艺节点成熟，不一定同时成熟。这些挑战在高端FPGA中更为关键，其中支持多种协议/标准（如PCIe、以太网、HBM等）以及调制方案（NRZ、PAM4、光调制），收发器的数据速率和速度范围从几GHz到112Gbps不等。英特尔的 EMIB 技术能够实现高密度的片上互连，而无需使用代价高昂的硅中介层。EMIB 技术采用嵌入式硅桥，可实现裸片之间的直接互连。这使得在同一封装中集成多个裸片成为可能，从而提高了系统性能和功能。例如，英特尔的Stratix 10是首款采用EMIB技术的FPGA，它将14nm的单片芯片核心与不同工艺节点的收发器模块集成在一起。图1展示了英特尔Stratix 10GX - 10M器件。表1总结了该FPGA的一些关键规格。
二、EMIB技术以及SIPI协同仿真的必要性 尽管EMIB解决方案有助于实现高密度片上互连，但需要密切关注解决由紧密耦合和密集片上布线引起的潜在SIPI问题。随着片上互连数量的增加，对这些通道进行建模在建模方法的准确性和效率方面变得越来越具有挑战性。一方面，对互连进行强力的3D电磁建模可以为片上走线提供准确的模型，但另一方面，这些方法复杂、耗时且计算成本高昂，这使得它们在具有密集紧凑片上金属布线的设计中不可行。此外，在SiP设计中，电源和信号走线的接近程度为片上互连的准确建模增加了额外的复杂性。随着片上信号数量的增加，bump间距变短，这导致信号和电源网络之间的耦合更紧密，因此需要考虑SIPI协同仿真（CO - SIPI），以捕捉并准确分解通道对整体链路性能（如码间干扰（ISI）、串扰和同步开关噪声（SSN））的影响。图2（a - c）展示了新型FPGA芯片的顶视图、bump视图和侧视图。 通过芯片中间的三个EMIB实现两个FPGA的连接，另外四个EMIB用于连接芯片边缘的四个收发器。在进行通道分析时，需要确定受害驱动器和干扰驱动器的位置。虽然通道的ISI表现为每个链路末端的能量损失，但通过考虑受害线路周围的驱动器/bump/引脚耦合以及终端条件，可以捕捉到最坏情况下的串扰。如图2（b）所示，在24个相邻通道中，最接近的六个互连被视为受害线路的干扰源以捕捉串扰，其余驱动器配置为激发SSN。图2（c）展示了EMIB的层叠结构，其中金属层M1和M3用于信号路由，接地/电源走线分别位于M2和M4层。虽然在这种情况下功率不通过EMIB传输，但这种功率传输（通过EMIB）是可行的，正如之前在Stratix 10 FPGA中所示，其中一个或多个EMIB层可用于功率分配 。如图2所示，在水平和垂直路径上都有相互平行的电源和信号走线，这凸显了在链路分析中需要同时考虑信号与电源以及信号与信号之间的耦合。图3展示了所提出的SIPI协同仿真框架，用于捕捉信号和电源供应网络（PDN）对链路瞬态性能的影响。 如图所示，PDN模型被整合到晶体管级驱动器模型中以捕捉SSN。此外，通过一个能够在考虑互耦（电容性和电感性）以及实际电流回流路径的情况下对电网和信号结构进行分布式建模的EDA工具，从bump到bump提取EMIB上的水平和垂直片上路径（图3中绿色框所示）。然后将提取结果与W元件模型进行关联，以验证提取模型的准确性。这种基于布局的通道提取方法不仅有助于对EMIB通道进行准确建模，还允许在合理的时间内进行广泛的时域SIPI协同仿真。在以下部分，将更详细地解释链路路径的每个组件及其相应的模型。驱动模型 为了准确表征DIB（数据接口总线）链路，在仿真中考虑了一个包含24个通道的单个单元。在24个驱动器中，对1个受害通道和周围的6个干扰通道使用全晶体管级网表模型。同一单元中的其余17个驱动器以burst -idle-burst模式在PDN谐振频率下切换，以激发最坏情况下的SSN。对于SSN驱动器，使用电流镜，测量实际驱动器消耗的电流并应用于行为驱动器。表2总结了瞬态仿真中使用的驱动器配置及其相应的激励模式。
无源通道 无源通道由水平路径（即EMIB路由）和垂直路径（即过孔、bump、焊盘）组成。如前所述，对该路径进行建模最准确（也是最耗时）的方法是对水平和垂直路径进行全波3D结构建模，然后将得到的模型级联以表示整个通道。在像EMIB这样的密集布线环境中，这种方法变得更加不可行，因为存在大量的信号和电源走线。在本文中，使用EDA工具以一种高效的方式在合理的时间内提取基于布局的信号和电源/接地网络 。通过这种方法，可以提取分布式信号和电源/接地模型（包括所有网络耦合和集肤效应）、内部寄生参数以及电感/电容耦合和正确的电流回流路径。提取的模型在SPICE网表中由分布式电阻、电感和电容表示，然后将得到的模型用于24驱动器SIPI协同仿真方法。 为了验证提取模型的准确性，开发了等效的W元件模型，并与基于布局提取的模型进行比较。针对垂直和水平路径开发了W元件模型，其中水平路径是EMIB信号层中的直接路径，垂直路径由从顶部硅过孔到底部EMIB过孔的六个级联模型组成。最后，将得到的W元件模型级联以获得表示bump到bump无源通道的最终整合模型。图4（a - c）展示了基于布局提取的视图以及为基准测试提取模型而开发的两个W元件模型。图5（a - b）比较了两种建模技术的插入损耗（IL）和远端串扰（FEXT）
如图5a所示，插入损耗之间存在约0.2dB的差异，W元件模型从6GHz开始显示出更高的损耗，在10GHz时最大损耗差异约为0.2dB。虽然插入损耗的差异似乎很小，在方法可接受的误差容限内，但这可能与材料特性的差异以及两种方法中嵌入的某些预定义假设有关。关于串扰，基于布局的模型比W元件模型显示出更高的耦合（约5dB）。这种差异可以归因于在基于布局的模型中考虑了所有耦合机制（即信号与信号以及电源与信号之间的耦合），而在整合的W元件模型中忽略了电源与信号之间的耦合，从而导致串扰结果的差异。插入损耗和串扰结果的比较突出了基于布局方法的优势，其中所有实际设计中的缺陷或非理想因素（这些可能无法通过基于原理图的工具捕捉到）都被考虑在最终的通道性能和时序预算中。此外，两种建模方法的差异表明不同的方法（具有不同的假设）如何产生不同的结果，工程师需要了解每种方法的优缺点，并根据所需的应用、设计环境以及建模/仿真时间选择合适的方法。PDN模型 DIB链路分析的最后一个关键组件是系统级PDN模型，它包括板级、封装和芯片的电源传输模型。 图6（a）展示了详细的PDN模型，该模型通过严格的片上/片外提取和建模精确构建，以表示系统级电源传输网络。 根据图6（b），从PDN阻抗曲线可以推断出一个重要信息，即封装 - 芯片谐振频率，在该频率下阻抗最大。该频率（即约50MHz的封装 - 芯片谐振频率）可以作为SSN驱动器以burst-idle-burst模式在谐振频率下切换的调制频率。因此，在通道仿真中考虑了最坏情况下的SSN。系统级通道性能结果 在表征了链路的所有无源和有源组件后，根据图3所示的框架构建系统级SIPI协同仿真模型，该模型包括信号模型以及电源传输网络。在系统级仿真的第一步中，针对两种耦合机制（电容性耦合和电感性耦合，通过电源分配网络耦合到受害线路）对通道的阶跃响应进行表征。这种阶跃响应表征在设计早期阶段很有帮助，以便找出系统中主要的耦合机制，并反馈给设计团队以优化引脚/间距/bump的配置和布局。图7. 通道对不同耦合机制的阶跃响应 如图7所示并总结在表3中，仅有17个驱动器的SSN情况对感应噪声的贡献（峰峰值为34.6mV）与仅有6个驱动器的串扰情况（峰峰值为40.1mV）几乎相似。在第三种情况下，当SSN和远端串扰干扰源同时耦合到受害通道时，约52mV峰峰值的噪声耦合到受害线路，这表明当同时考虑串扰和SSN效应时，会产生最大的耦合噪声。这些信息可进一步用于优化仿真中实际所需的驱动器数量，以确保在时序收敛中考虑到最坏情况下的通道预算。表 3. 不同耦合机制下的感应电压噪声 最后，图8（a - c）展示了每个仿真案例的瞬态通道SIPI协同仿真分解结果。这些图基于±100mV交流的接收器灵敏度和50% VREF掩模，展示了接收器处的眼图测量结果。仅ISI的瞬态响应（图8a）表示只有受害驱动器以PRBS15运行而其他驱动器静默的情况，结果显示在预定义掩模下，接收眼图清晰且张开度大，具有足够的裕量（6%UI抖动）。在第二种情况（ISI和串扰）下，六个相邻的干扰驱动器与受害驱动器同时以PRBS10运行，由于串扰导致抖动额外增加2%。最后一种情况（图8c）同时包括ISI、串扰和SSN，在掩模处显示最大10%UI抖动，表明与仅串扰情况相比，对通道抖动的增量贡献相似。值得注意的是，瞬态结果与前面章节讨论的阶跃响应结果一致（参考表3），得出了相同的结论。图9. a)仅码间干扰（ISI）、b)码间干扰+串扰、c)码间干扰+串扰+同步开关噪声（SSN）情况下的眼图 尽管由于DIB的设计意图，这组特定的仿真在相对较低的频率下进行，但串扰和SSN在更高的数据速率下对通道性能的影响可能更大。另一个需要指出的关键因素是，需要一种准确且高效的方法来实现SIPI协同仿真。传统的对无源通道进行全波3D电磁建模可能是最准确的建模方法，但在SIPI协同仿真技术中，基于布局且能考虑信号 - 电源相互作用所有可能来源的资源高效型方法更受青睐。通过采用这种高效方法，并对电源和信号走线以及系统级PDN模型进行精确表征，可以进行全面且符合实际的通道仿真，其结果将为系统设计师以及整个系统或特定接口的时序收敛提供可靠的信息来源。结论 本文介绍了一种针对基于EMIB的高容量FPGA中数据接口总线的全面SIPI协同仿真方法。数据接口总线（DIB）在两个FPGA之间提供了密集的、超过25000条线的无缝芯片间连接，使得单个封装上能够拥有大量的逻辑元件。在对接口进行通道分析时，采用了晶体管级驱动模型，以及基于布局的EMIB垂直和水平路径分布式模型。将所得模型与W元件模型进行关联，以验证提取模型的准确性。此外，链路分析中还纳入了系统级PDN模型，以准确捕捉SSN的影响。最后，报告了ISI、串扰和SSN的瞬态眼图，展示了每种机制对整体通道性能的相应贡献。总之，通过这项工作表明，一种高效的片上提取建模技术有助于进行全面的信号和电源SIPI协同仿真，特别是在诸如EMIB和类似2.5D中介层技术等布线密集且紧凑的环境中。
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