半导体芯片制造中，什么是MPW？
MPW（Multi-Project Wafer）在半导体行业里，说白了就是一种“拼单”做芯片的模式。比如你想做一款芯片，但单独生产的话成本太高，尤其是小公司或者学校实验室，根本烧不起这个钱。这时候MPW就像个中间商，把一堆人设计的芯片拼到同一块晶圆上，大家一起分摊制造费用。
举个例子，一块晶圆本来能切出几百颗芯片，如果全给一个公司用，可能只用其中几十颗，剩下的都浪费了。但通过MPW，可能塞进去几十个不同项目，每家只用几颗，成本直接砍到十分之一甚至更低。这对搞原型验证或者学术研究特别有用——比如大学里想测试一个新电路设计，花个几万块就能拿到实物，不用砸几百万单独开生产线。
1. MPW的核心原理：掩膜版成本均摊
- 掩膜版（Mask Set）成本占比：在28nm工艺下，一套完整掩膜版成本约300-500万美元，7nm工艺可达1000万美元以上。MPW的本质是将一套掩膜版的面积切割成数十个“格子”（Slot），每个格子分配给不同设计方。
- “拼版”规则：代工厂（如TSMC/中芯国际）会规定最小拼版单位（例如5mm×5mm）。若某设计芯片尺寸为2mm×2mm，则一个Slot可放置4颗同款芯片；若设计超过Slot尺寸则需购买相邻Slot拼接。
- 工艺锁定：所有参与MPW的项目必须使用完全相同的工艺节点（如TSMC 40nm LP）、器件模型和PDK版本。即使同一工艺的衍生版本（如40nm ULP）也无法混用。
2. 技术流程中的关键环节
阶段1：设计准备
设计冻结（Tape-out）：参与者需提前3-6个月完成GDSII文件交付。MPW组织方（如Europractice）会进行DRC/LVS检查，但**不验证功能正确性**——这意味着若设计本身存在逻辑错误，流片后得到的是不可修复的“硅渣”。
- 填充物（Fillers）处理：代工厂要求晶圆利用率不低于85%，因此对于未占满的Slot区域，MPW服务商会自动插入测试结构或冗余电路以满足密度规则。
阶段2：掩膜版切割
- 多层掩膜复用：对于金属层数较少的项目（如仅使用Poly/Metal1层），部分掩膜层可与其他项目共享。例如在180nm工艺中，若A项目仅用到前3层金属，B项目用到前5层，则A项目可复用B项目的Mask1-Mask3，但需支付Mask4-Mask5的空置成本。
- 切割补偿（Dicing Street）：晶圆切割道宽度通常为80-100μm，MPW服务商会预先在布局中保留切割区。若设计方芯片边缘有敏感电路（如高频RF模块），需主动避开该区域以防止切割应力损伤。
阶段3：晶圆分货
- 裸片（Die）分发：参与者收到的并非完整晶圆，而是已切割的裸片。例如在12英寸晶圆上，28nm工艺可产出约600-800颗芯片，若某项目购买了5个Slot（每个Slot含4颗芯片），最终将收到约20颗裸片。
- 良率补偿机制：代工厂通常承诺整体晶圆良率（如85%），但MPW服务商不保证单个项目的良率。若某项目因设计问题导致良率为0，仍需支付全额费用。
3. 隐藏风险
- 工艺偏移（Process Shift）：MPW批次可能使用工程批（Engineering Lot），其器件参数与量产批存在±10%偏差，对模拟/RF电路影响显著。
- 交期不可控：MPW运行周期一般为季度性（如Q1/Q3各一次），若错过截止日期需等待下一轮。曾有初创公司因延误3天提交GDSII，导致产品上市推迟6个月。
- 封装瓶颈：MPW仅提供裸片，若需要Wire Bonding或Flip-Chip封装，需额外与封测厂（如日月光/长电科技）协调，小批量订单单价可能是量产的10倍。
4. 进阶策略：如何最大化MPW价值
- 多项目协同设计：美国DARPA的CHIPS计划要求不同团队将CPU/IO/存储器模块集成到同一MPW批次中，通过2.5D封装互联，实现类似Chiplet的效果。
- 工艺移植套件（Porting Kit）：部分MPW服务商提供跨工艺迁移工具（如从GF 22nm迁移到SMIC 28nm），降低后续量产转换成本。
- 预埋测试结构：在芯片空白区域插入Process Monitor（环形振荡器、SRAM单元等），即使主功能失效，仍可提取工艺参数供后续迭代使用。
通过这种深度拆解，可以看到MPW本质上是一场精密计算的资源博弈——用时间换成本，用灵活性换性价比。对于需要硅验证但预算受限的团队，它仍是不可替代的路径，但必须提前规划工艺兼容性、测试方案和后续量产衔接。
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