0.13um CMOS逻辑工艺流程
前段(front end)工艺浅沟槽隔离(STI)形成，阱(Well)定义和阈值电压(Vt)调整，双栅极(dual gate)和侧墙(spacer)形成，N/PMOS和自对准硅化物(salicide)形成，层间介质(ILD)、接触层(contact)和钨化学机械抛光(CMP)。后段(back end)工艺金属间介质层(IMD)和内部金属(inter metal)，顶部金属(top metal)和钝化层(passivation)。
STI流程110A Pad OX+1250A SiNliner OX用于STI 倒角
P/N阱离子注入包括阱离子注入、防穿通离子注入和调节阈值电压的离子注入
栅极氧化层Gate2 14.5A for 1.2V, Gate1+Gate2 ～70A for 3.3V1750A多晶硅栅电极
多晶硅硬掩膜刻蚀320A SiON+150A PEOX作为多晶硅刻蚀硬掩膜，硬掩膜去除采用50:1 HF 5s+H3PO4 10min。多晶硅经1015℃ 快速热氧化形成21A的氧化层。
N/P轻掺杂漏极(LDD)Pocket IMP通过在沟道两侧（靠近源端和漏端）引入与沟道掺杂类型相反的杂质，形成局部高掺杂区域，抑制短沟道效应。LDD IMP为了改善热载流子效应。
ONO侧墙(spacer)150A TEOS +300A SiN+400A TEOS刻蚀掉水平方向的300A SiN和400A TEOS
P+/N+离子注入高剂量离子注入，促进电流传导
自对准硅化物(salicide)在不希望形成salicide的地方，先沉积一层介质层，称为自对准硅化物阻挡层技术（Self- Aligned Block,SAB)，通常为富硅氧化物SRO（Silicon Rich Oxide）。salicide工艺为Ar pre clean 30A/Co 100A/TiN200A。
层间介质(ILD)SiON 150A/SIN 300A/PSG 4750A
接触和钨塞先沉积一层抗反射介质层。沉积CT粘附层: Ar pre clean 100A/IMP Ti 100A/CVD TIN 50A，690℃退火60s。CVD沉积3000A钨进行填孔。钨经CMP磨平。
铝互连铝金属叠层: Ti/TiN/Al/Ti/TiN铝线和铜线工艺对比铜线的大马士革工艺单大马士革工艺(上图右)通过一次刻蚀和填充工艺来形成，即仅包含沟槽或仅包含通孔。双大马士革工艺(下图)可一次形成通孔和沟槽，分为先通孔-后沟槽和先沟槽-后通孔两类。铜线的优点: 提高器件性能(RC延迟);使用更细的导线，降低电容; 减少金属层数; 更好的电迁移和应力迁移表现。缺点: 铜的干法刻蚀困难; 大马士革工艺需要高纵横比的填充工艺; 对扩散阻挡层的要求更高; 铜污染问题。
金属间介质层(IMD)和金属导线(Metal)先沉积一层liner SiN，然后IMD1为3300A FSG，600A SION作为抗反射介质层。涂胶、曝光、显影，打开抗反射介质层，先后刻蚀FSG和liner SiN，然后去胶和清洗。degas+Ar pre clean，溅射Ta/TaN阻挡层和Cu种子层电镀铜，退火并CMP到与IMD齐平。沉积IMD2: 500A liner SiN+7600A FSG。沉积DARC: 1200A SiONVia1刻蚀停在liner SiN上，去胶，清洗。via1填充BARC并刻蚀打开DRAC，IMD刻蚀，去除PR和BARC，去除刻蚀停止层但不损伤Cu。沉积TaN/Ta阻挡层和Cu种子层电镀铜填充通孔和沟槽沉积钝化层和铝焊盘
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